SDRAM Cycle Length

 Данная характеристика сходна с SDRAM CAS Latency Time. Управляет задержкой времени (по периодам синхронизирующих импульсов) которая происходит до момента когда SDRAM начинает выполнять команду считывания (Read command) после ее получения. Также определяет значение "цикла таймера" для завершения первой части пакетной передачи. Значит, чем меньше длина цикла, тем быстрее происходит транзакция.
  Некоторые SDRAM не в состоянии обеспечить меньшую длину цикла, становясь нестабильными. По возможности устанавливайте SDRAM Cycle Length в 2 для оптимальной производительности.
 Увеличивайте до 3 если система становится нестабильной.